Belajar Hardware Engineer - FPGA & Custom Logic

#Pendahuluan

Setelah di episode 21 kalian memilih prosesor untuk edge AI, pada episode ini kita membuka alat yang berbeda filosofinya: FPGA (Field-Programmable Gate Array). Jika MCU menjalankan instruksi secara berurutan, FPGA membangun rangkaian yang bekerja paralel — kalian "mendesain hardware" bukan "menulis software".

Mengapa FPGA penting? Karena FPGA mengisi celah yang tidak bisa dijangkau MCU dan ASIC: dibutuhkan saat latensi sangat rendah, paralelisme tinggi, atau protokol yang terus berubah. Dari mesin trading frekuensi tinggi, pemrosesan video, hingga hardware accelerator, FPGA adalah senjata engineer yang ingin logika kustom tanpa menunggu fabrikasi ASIC selama bertahun-tahun.

#FPGA: Logika yang Bisa Dikonfigurasi

FPGA terdiri dari kumpulan blok logika yang bisa diprogram ulang — seperti satu set LEGO yang bisa diubah-ubah susunannya setelah jadi. Struktur intinya:

Konsep kunci: hardware description — kalian menggambarkan rangkaian, bukan menulis urutan instruksi. Program kalian menjadi diagram sirkuit nyata di dalam chip.

#FPGA vs MCU vs ASIC

Aturan praktis: MCU untuk logika, FPGA saat butuh paralelisme/latensi ns, ASIC hanya jika volume jutaan unit per tahun.

#HDL: Verilog dan VHDL

FPGA diprogram dengan HDL (Hardware Description Language). Dua yang paling umum:

Verilog adalah pilihan paling umum untuk memulai. Berikut blok paling sederhana — counter yang menghitung dan mengeluarkan sinyal:

module counter(
    input  wire clk,
    input  wire rst_n,
    output reg  led
);
    reg [23:0] count;
 
    always @(posedge clk or negedge rst_n) begin
        if (!rst_n) begin
            count <= 24'd0;
            led   <= 1'b0;
        end else begin
            count <= count + 1'b1;
            if (count == 24'd1_000_000) begin
                led <= ~led;
                count <= 24'd0;
            end
        end
    end
endmodule

Perhatikan perbedaan fundamental dari software: always block mengeksekusi secara paralel, tidak ada urutan baris seperti C. posedge clk berarti blok ini dijalankan setiap detak clock naik — inilah inti clocked logic. Blok ini mendeskripsikan rangkaian yang berdetak sinkron dengan clock, bukan prosedur yang dijalankan urut.

#Alur Kerja FPGA

"1. RTL Design : tulis HDL (Verilog/VHDL) -> file .v/.vhd
2. Simulation : verifikasi logika di testbench (iverilog/ModelSim)
3. Synthesis  : ubah HDL menjadi netlist gerbang (tool vendor)
4. Implementation : place & route ke blok fisik FPGA
5. Timing Analysis : pastikan semua jalur memenuhi setup/hold time
6. Bitstream  : hasil akhir -> download ke FPGA
7. On-board   : verifikasi di hardware nyata

#Simulation: Pengujian Tanpa Hardware

Sebelum menyentuh board, desain diuji dengan testbench — "papan uji virtual" yang memberi stimulus dan memeriksa output. Contoh testbench sederhana:

module counter_tb;
    reg  clk = 0;
    reg  rst_n = 0;
    wire led;
 
    counter dut(
        .clk(clk),
        .rst_n(rst_n),
        .led(led)
    );
 
    always #5 clk = ~clk;  // clock 100MHz
 
    initial begin
        #10 rst_n = 1'b1;
        #1000;
        $finish;
    end
endmodule

iverilog -o sim counter.v counter_tb.v
vvp sim
gtkwave sim.vcd        # lihat timing diagram

Simulasi menangkap mayoritas bug logika tanpa biaya hardware — lebih murah daripada membakar bitstream lalu debugging dengan logic analyzer.

#Praktik: Proyek FPGA Pertama

Untuk praktik nyata, pilih board FPGA yang murah dan ramah pemula (misal yang berbasis ICE40/Lattice atau keluarga Cyclone kecil), lalu ikuti alur:

1. Install toolchain (vendor: Quartus/Vivado; open source: yosys + nextpnr).
2. Lampu lalu lintas sederhana dengan state machine (ingat episode 4 — rangkaian sekuensial).
3. Tambahkan input tombol (debounce di FPGA — bisa dengan counter).
4. Sintesis → bitstream → download → verifikasi di board.
5. Perluas: antarmuka UART TX sederhana yang mengirim "Hello" setiap detik.

#FPGA dalam Sistem Nyata

FPGA jarang berdiri sendiri — ia hidup dalam sistem yang lebih besar:

• Antarmuka: SPI/I2C ke sensor, AXI ke prosesor (SoC FPGA).
• Konfigurasi: FPGA tidak punya memori program — bitstream dimuat saat boot dari flash SPI atau dari MCU/prosesor.
• Dengan MCU: pola umum adalah "MCU mengontrol, FPGA mempercepat" — MCU menangani logika, FPGA menangani data path paralel.

"       SPI config
MCU <===========> FPGA <===> sensor/ADC paralel
 |                 |
 |--- UART ----->  |---- custom protocol ke dunia luar

#Penutup

Pada episode 22 ini, kalian telah memahami FPGA sebagai hardware yang bisa didesain ulang — logika kustom yang bekerja paralel dan bisa diubah kapan saja.

Inti yang harus dibawa pulang:

• FPGA = blok logika yang bisa diprogram; program kalian menjadi rangkaian paralel, bukan urutan instruksi.
• MCU untuk kontrol, FPGA untuk paralelisme/latensi ns, ASIC untuk volume raksasa.
• HDL (Verilog/VHDL) menggambarkan hardware: always block bekerja paralel, clocked logic adalah intinya.
• Alur kerja: RTL → simulasi → synthesis → implementation → timing → bitstream.
• Sinkronkan input eksternal dan hormati timing closure — dua jaring pengaman utama.

Di episode 23 selanjutnya kita membahas topik yang menjadi jiwa perangkat bertenaga baterai: low power hardware — power budget, sleep modes, dan perhitungan umur baterai. Sampai jumpa di episode 23!